한국정보통신학회 논문지 (Journal of the Korea Institute of Information and Communication Engineering)
Current Result Document :
| 한글제목(Korean Title) |
분해능 향상을 위해 듀얼 에지 플립플롭을 사용하는 시간-디지털 변환기 |
| 영문제목(English Title) |
A Time-to-Digital Converter Using Dual Edge Flip Flops for Improving Resolution |
| 저자(Author) |
최진호
Jin-Ho Choi
|
| 원문수록처(Citation) |
VOL 23 NO. 07 PP. 0816 ~ 0821 (2019. 07) |
한글내용
(Korean Abstract) |
듀얼에지 T 플립플롭을 사용하여 카운터 타입의 시간-디지털 변환기를 설계하였다. 시간-디지털 변환기는 공급전압 1.5volts에서 0.18㎛CMOS 공정으로 설계하였다. 일반적인 시간-디지털 변환기에서 클록의 주기가 T일 때, 입력신호와 클록의 비동기로 인하여 클록의 주기에 해당하는 변환 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기의 클록은 입력신호인 시작신호와 동기화되어 생성된다. 그 결과 시작신호와 클록의 비동기로 인해 발생할 수 있는 변환 에러는 발생하지 않는다. 그리고 카운터를 구성하는 플립플롭은 분해능 향상을 위해 클록의 상승 에지와 하강에지에서 동작하는 듀얼에지 플립플롭으로 구성하였다.
|
영문내용
(English Abstract) |
A counter-type time-to-digital converter was designed using a dual edge T flip-flop. The time-to-digital converter was designed with a 0.18 μm CMOS process at a supply voltage of 1.5 volts. In a typical time-to-digital converter, when the period of the clock is T, a conversion error corresponding to the period of the clock occurs due to the asynchronism between the input signal and the clock. However, the clock of the time-to-digital converter proposed in this paper is generated in synchronization with the start signal which is the input signal. As a result, conversion errors that may occur due to asynchronization of the start signal and the clock do not occur. The flip-flops constituting the counters are composed of dual-edge flip-flops operating at the positive and negative edges of the clock to improve the resolution.
|
| 키워드(Keyword) |
시작신호
멈춤신호
듀얼에지 플립플롭
시간-디지털 변환기
동기화된 클록
start signal
stop signal
dual-edge flip flop
time-to-digital converter
synchronized clock signal
|
| 파일첨부 |
PDF 다운로드
|
